DRAM（Dynamic Random Access Memory，动态随机存取存储器）正在面临新的微缩限制。 当记忆体单元继续缩小，电晶体漏电、相邻线路干扰、储存电容与制造成本，逐渐成为提高容量的挑战。 4F²（Four F Squared）是下一代 DRAM 的重要单元布局技术。 它把记忆体单元的理论平面占用面积，从目前常见的 6F² 缩小至 4F²。 在相同制程设计规则下，单元面积可减少约 33.3%，相同理论阵列面积能容纳的单元数提高 50%。 但这不代表整颗芯片容量、效能或成本必然按相同比例改善。 2024 至 2026 年，三星、SK hynix、铠侠（Kioxia）、南亚科技与长鑫存储（CXMT）分别公布研究进展。 尤其长鑫存储在 2026 年 10 月提出年底推出采用相关技术的 DDR5 RDIMM 产品计划，让 4F² 从技术论文走入全球记忆体产业的商业化讨论。
DRAM发展路线图
4F2结构图
重点摘要：4F² DRAM 是下一代高密度内存单元架构，理论上可比 6F² 减少三分之一单元面积。 深入解析垂直通道晶体管、IGZO、晶圆混合键合，以及三星、SK hynix、南亚科技与长鑫存储在 2026 年的技术进展。
4F² 代表什么？ 先理解 F² 的物理意义
在 DRAM 内存设计中，F 代表最小特征尺寸（Minimum Feature Size），通常与特定制程的微影设计规则、最小线宽或间距相关。 F² 是面积单位; 4F² 表示一个内存单元占用四倍 F 的平方。
- 8F²：概念化布局可写为 2F × 4F。
- 6F²：概念化布局可写为 2F × 3F。
- 4F²：概念化布局可写为 2F × 2F。
这里描述的是单元在芯片平面上的占用面积; 晶体管、电容器及导线仍可能位于不同高度。 SK hynix 在 2025 年的官方技术路线图也将 4F² 明确说明为 2F × 2F 的记忆体单元布局。 假设某组设计规则的 F 为 10 纳米，6F² 单元面积为 6 × 10²=600 nm²，4F² 为 4 × 10²=400 nm²。 面积减少比例是（600-400）/600=33.3%; 理论单元密度相对增加至 600/400=1.5 倍，即提高 50%。 4F² 不代表 4 纳米制程。 厂商的「10 纳米级」制程名称也不能直接代入 F 的物理数值。 实际记忆体晶片还需要感测放大器、列解码器、资料传输、备援单元及其他周边电路，所以理论单元密度与最终晶片容量必须分开计算。
传统 DRAM 如何储存资料？ 1T1C 架构
传统 DRAM 一个内存单元通常采用 1T1C（One Transistor， One Capacitor），即一颗存取晶体管搭配一个存储电容器。 电容器保存代表数据状态的电荷，晶体管控制读写时机。
- 字线（Word Line，WL）：连接一列记忆体单元的控制闸极，启动后让相关电晶体导通。
- 位线（Bit Line，BL）：传输读写讯号; 读取时，电容器与位线之间进行电荷共享，再由感测放大器辨识微小的电压差。
- 储存电容（Storage Capacitor）：保存电荷，但电荷会流失，因此 DRAM 必须定期刷新（Refresh）。
DRAM 的读取操作也需要感测放大器恢复原本的单元状态。 当面积缩小，电容器仍须维持足够电容量，晶体管则要兼顾快速开关与极低漏电。 关于 1T1C 的历史背景，可参阅 YOLO LAB 的Robert Dennard 与 DRAM 技术发展专题。
8F²、6F² 与 4F² 差在哪里？
| 项目 | 8F² | 6F² | 4F² |
|---|---|---|---|
| 单元面积 | 8F² | 6F² | 4F² |
| 概念布局 | 2F × 4F | 2F × 3F | 2F × 2F |
| 相对单元密度（6F²=1） | 0.75 | 1.00 | 1.50 |
| 技术定位 | 较早期或特定布局 | 当代常见 DRAM 阵列 | 下一代高密度布局 |
| 关键限制 | 面积效率 | 微缩与电性干扰 | 新晶体管、制程整合及良率 |
传统高密度 DRAM 采用埋入式通道阵列晶体管（Buried Channel Array Transistor，BCAT）等设计。 随着字线、位线与存储节点接点更密集，相邻结构的电场干扰和制程控制难度随之增加。 4F² 通常需要重新安排晶体管与接点结构，降低对平面空间的需求。
垂直通道晶体管 VCT：4F² 的关键
许多 4F² 研究将原本主要沿晶圆平面配置的存取晶体管，改为利用垂直方向的结构。 常见名词包括 Vertical Channel Transistor（VCT，垂直通道晶体管）、Vertical Gate（VG，垂直栅极）及特定厂商使用的栅极结构名称。
电流改沿垂直通道流动
当电流沿垂直方向流过半导体通道，存取晶体管不必以相同方式占用水平长度，位线、字线与储存电容便有更多配置可能。 但这也带来短通道效应（Short-Channel Effects）、关闭漏电与临界电压（Vth）变化等挑战。
GAA、VG 与 VSG 有何不同？
部分方案利用 Gate-All-Around（GAA，环绕式栅极）等结构，让栅极从多个方向施加电场，有机会改善通道控制。 长鑫存储提出的 VSG（Vertical Surrounded Gate） 垂直环绕栅极，目标也包括加强栅极控制并降低漏电。 这些术语的描述层次不同：VCT 强调通道方向，VG 强调栅极结构，GAA 强调包覆通道的方式，VSG 则是长鑫存储对其技术的称呼。 不能把每家厂商的元件视为完全相同。
IGZO 氧化物半导体与南亚科技的 OCTRAM 研究
除了晶体管形状，通道材料也会影响 DRAM 的漏电与驱动能力。 IGZO（Indium Gallium Zinc Oxide，铟镓锌氧物）是一种氧化物半导体，在特定元件条件下有机会同时实现极低的关闭漏电与适当的开启电流。 铠侠与台湾南亚科技合作开发 OCTRAM（Oxide-Semiconductor Channel Transistor DRAM），将 InGaZnO 垂直电晶体与 4F² 单元架构结合，于 IEEE IEDM 2024 发表研究成果。 根据铠侠在 2025 年 2 月公布的官方技术资料，研究团队透过电极与间隔层的最佳化，展示约 15 μA 的开启电流与低于 10?¹? A（约 1 aA）的关闭漏电流。 实验 OCTRAM 阵列也在特定测试条件下展示超过 100 秒的保持能力。 这些数据来自研究元件和实验阵列，不能据此宣称量产 DRAM 已不需要刷新机制，也不能直接推估整颗芯片的功耗下降比例。 铠侠于2025 年 9 月发表的后续研究，针对小于 25 纳米的 GAA 垂直 InGaZnO 晶体管，分析时间相依介电层崩溃（TDDB）问题。 经制程改善后，研究提出超过十年的估计 TDDB 寿命。 这是特定元件的可靠度推估，不代表完整记忆体产品已完成十年使用验证。
为什么 4F² 常结合晶圆级混合键合？
记忆体阵列需要极高密度、稳定电容与低漏电; 周边 CMOS 电路则重视高速感测、解码和资料传输。 两者的最佳材料与制程条件未必相同。 晶圆级混合键合（Wafer-to-Wafer Hybrid Bonding）允许在不同晶圆上分别制造记忆体阵列与周边电路，再透过精密对位、介电层和金属互连整合。 相关配置常见名称包括 COP（Cell-on-Peripheral），即内存单元在周边电路上方，以及 PUC（Peri-under-Cell），即周边电路位于单元下方。 这些结构有机会让两部分分别最佳化，改善平面面积配置; 但混合键合也带来对位精度、接点电阻、热机械应力与量产良率挑战。 4F² 本身不必然需要混合键合。 不同厂商可以采用其他整合方法。 把外围电路与单元分层配置，也不能直接等同于已实现多层存储单元的 3D DRAM。
三星 ISSCC 2026：16Gb 4F² DRAM 测试芯片
三星研究团队于 ISSCC 2026 发表〈A Vertical-Cell-Transistor-Based 4F² DRAM with Cell-on-Peripheral Architecture Using Wafer-to-Wafer Hybrid Copper Bonding〉，介绍一款结合 VCT 4F² 单元、COP 架构与晶圆混合铜键合的 16Gb SDRAM 测试芯片。 依据ISSCC 论文摘要，测试芯片采用 10 纳米级 DRAM 制程制造，完成读写操作; 在相同设计规则下，该项 COP 整合方案使每片晶圆的晶粒数提高超过 20%。 这个 20% 以上的改善属于三星该项研究的实际设计结果，不能推广成所有 4F² DRAM 都会取得相同比例收益。 具读写能力的测试芯片，也不能直接视为商业量产、长期可靠度及客户验证已经完成。
SK hynix：4F² VG、位线屏蔽与背栅极
SK hynix 在2025 年的官方路线图，把 4F² Vertical Gate 平台与 3D DRAM 列为突破传统微缩限制的重要方向。 同年的IEEE VLSI 论文，展示了 4F² 阵列、垂直栅极晶体管、PUC 与晶圆键合整合。 其2026 年 7 月研究摘要，进一步处理位线耦合与晶体管栅极控制。
位线屏蔽（Bit-Line Shielding，BLS）
当位线更密集，线间寄生电容会让邻近讯号影响读取。 SK hynix 在相邻位线间加入屏蔽结构，展示降低耦合杂讯、改善感测能力与减少感测失败的效果。
共享背闸极（Shared Back Gate，BG）
共享背闸极可透过额外偏压调整临界电压，并减少相邻字线电场的干扰。 不过研究也指出，这种结构可能降低开启电流，或让次临界摆幅等参数恶化。 设计者必须在电场控制、感测可靠度与晶体管驱动能力之间取得平衡。
2024~2026 年：主要厂商的研究进度
| 厂商 | 主要公开成果 | 证据支持的阶段 |
|---|---|---|
| 铠侠+南亚科技 | IEDM 2024 IGZO OCTRAM、2025 年可靠度研究 | 组件与实验阵列验证 |
| SK hynix | VLSI 2025 VG＋PUC、VLSI 2026 BLS＋BG | 阵列整合与电性研究 |
| 三星电子 | ISSCC 2026 16Gb VCT 4F² 测试芯片 | 具读写能力的测试芯片 |
| 长鑫存储 | 2026 年 10 月介绍 VSG 与 DDR5 RDIMM 产品计划 | 商业化规划，量产仍待验证 |
各厂商公布的尺寸、电性指标及产品阶段并不相同。 仅凭发表日期、专利数量或理论密度，无法判定其商业量产领先程度。
长鑫存储 2026 年新进展：4F² DDR5 RDIMM 已量产了吗？
2026 年 10 月 10 日，长鑫存储总裁曹堪宇于上海第四届集成芯片和芯粒大会介绍 4F² DRAM 架构及 VSG 垂直环绕闸极。 根据《第一财经》当日报导，他表示公司预计于 2026 年底推出结合相关技术的新一代 DDR5 RDIMM（Registered DIMM，暂存式记忆体模组），瞄准服务器记忆体市场。 曹堪宇说明，VSG 试图利用垂直环绕闸极改善漏电与短通道效应; 公司也研究将记忆体阵列与周边 CMOS 分开制造，利用晶圆级混合键合整合。 他并表示长鑫存储已累积超过 300 个相关公开专利家族。 这是公司对研发布局的说法，专利数量不能直接视为良率或效能领先的证据。 截至 2026 年 10 月 14 日，长鑫存储的 4F² DDR5 RDIMM 仍属预定年底推出的计划。 公开资讯没有提供完整的实际模组容量、传输速率、晶粒密度、出货量、量产良率及第三方可靠度验证资料。 产品宣布、测试成功、客户认证与大规模出货是不同阶段。 长鑫存储的2026 年 9 月 20 日官方公告已宣布第五代 DRAM 技术平台 G5 量产，并展示相关 LPDDR5X 产品; 但这项公告不能当作 4F² 新产品已量产的证据。
4F²、DDR5、HBM 与 3D DRAM 是同一件事吗？
DDR5 是内存接口及产品规范。 DDR5 模组可以使用不同制程世代与不同单元架构。 HBM（High Bandwidth Memory）是高频宽记忆体技术。 它透过垂直整合、宽数据接口与先进封装，支持 GPU 与 AI 加速器的高频宽需求。 未来 4F² 可能应用于 HBM 的 DRAM 晶粒以改善容量或面积效率，但不能据此推论 HBM 频宽会等比例提高。 3D DRAM 涉及进一步的立体存储单元整合。 4F² 可以描述单层数组内更小的平面单元; 若只是把周边电路置于阵列下方，仍不能直接认定已形成多层储存单元的 3D DRAM。
4F² 的工程瓶颈：漏电、位线杂讯与可靠度
1. 资料保持时间与刷新
晶体管漏电与储存电容的大小都会影响资料保持时间，温度、接面及制程差异也可能造成变化。 关闭漏电降低有利于保存电荷，但刷新需求必须依完整芯片测试判断。
2. 位线寄生电容与讯号感测
位线距离缩小，容易加强相邻线路的电容耦合。 DRAM 的读取需要感测极小的电压差，任何杂讯增加都可能影响可靠度。 BLS 等设计正是为此提出。
3. 电容器尺寸与接点制造
DRAM 仍需维持足够的储存电荷，深宽比、高介电常数薄膜、材料均匀性与接点品质不可忽视; 混合键合还要求精确对位与可靠互连。
4. 长期寿命与量产良率
研究元件、功能性测试芯片与稳定商业供货之间有多个验证阶段。 新架构也不能直接宣称已消除 RowHammer 等相邻单元干扰问题，仍须依实际电路与测试证据判定。
4F² 能为 AI 服务器与一般使用者带来什么？
若 4F² 能在大规模制造中兼顾可靠度、良率与每位元成本，更高的单元密度将有机会改善服务器、个人电脑与行动装置的记忆体容量配置。 本地大型语言模型会受到内存容量、KV cache、模型精度与内存带宽影响。 更大的容量有机会容纳较大的模型或工作资料，但模型生成速度仍取决于运算能力、内存带宽与软件架构。 单元面积缩小，不代表推论速度必然增加 50%。 初期产品也不一定更便宜。 设备投资、研发费用、新型元件制程、晶圆键合成本与早期良率，都可能抵消部分密度优势。
怎么判断 4F² DRAM 是否真正成熟？
- 实际芯片密度：确认单元版图、芯片面积、容量与周边电路占比。
- 完整电性表现：确认漏电、保持时间、刷新需求、感测失败率与读写时序。
- 制造及可靠度：评估跨晶圆良率、批次稳定性、寿命及封装验证。
- 商用产品：确认模组规格、客户认证、实际供货、功耗与每 GB 成本。
常见问题
4F² 是 4 纳米制程吗？
不是。 4F² 描述记忆体单元相对于最小特征尺寸 F 的平面面积，实际制程尺寸必须另外确认。
4F² DRAM 一定比 6F² 更快吗？
不一定。 最直接的优势是单元面积效率; 速度还取决于晶体管驱动能力、位线负载、感测放大器及记忆体接口。
4F² 会让整颗内存容量增加 50% 吗？
在相同 F 与理想阵列面积条件下，单元密度理论上增加 50%。 整颗芯片容量的实际提升幅度仍受到外围电路和产品设计影响。
4F² 会取代 HBM 吗？
两者处于不同技术层次。 4F² 关注单元布局，HBM 关注高频宽系统与封装; 两者未来可以结合。
4F² 将如何改变下一代 DRAM？
4F² 的发展反映出 DRAM 微缩正同时依赖晶体管结构、材料、电路和制程整合。 三星的 16Gb 测试芯片、SK hynix 的阵列电性研究，以及铠侠与南亚科技的 IGZO OCTRAM，提供了不同方向的实验证据。 长鑫存储提出的年底 DDR5 RDIMM 计划，则把焦点延伸到商品化进度。 真正的下一个里程碑，是可稳定制造、具备完整商品规格，且通过终端客户验证的 4F² 内存产品。 届时更高的单元密度才可能转化为资料中心、AI 运算与消费性电子设备可实际使用的容量、能耗与成本改善。
主要研究来源
- SK hynix：Future DRAM Technology Roadmap，2025 年 6 月。
- IEEE VLSI 2025：4F² DRAM Integration with VG Cell Transistor and PUC Architecture。
- ISSCC 2026：Samsung 16Gb VCT 4F² DRAM 论文。
- SK hynix Research：BLS、BG 4F² 电性研究，2026 年 7 月。
- Kioxia：OCTRAM with 4F² Architecture，2025 年 2 月。
- Kioxia：Sub-25 nm IGZO Reliability，2025 年 9 月。
- 第一财经：长鑫存储 4F² 与 DDR5 RDIMM 产品计划，2026 年 10 月 10 日。
- 长鑫存储：G5 技术平台量产公告，2026 年 9 月 20 日。